module top(CLK,RSTn,RX_En_Sig,RX_Pin_In,SEG,SEL);
input CLK;
input RSTn;
input RX_En_Sig;
input RX_Pin_In;
	
output [7:0] SEG;
output [2:0] SEL;
	
wire H2L_Sig,RX_Pin_In1,RX_Pin_In2,RX_EN_Sig1;
wire Count_Sig;
wire BPS_CLK;
wire RX_Done_Sig;
wire [7:0] RX_Data,RX_Data2;
wire clk_out1;
	
detect_module m1(.clk4(CLK),.rst4(RSTn),.Rx_Pin_In1(RX_Pin_In),.H2L_Sig(H2L_Sig));

rx_control_module m3(.clk3(CLK),.rst3(RSTn),.H2L_Sig(H2L_Sig),.RX_Pin_In2(RX_Pin_In),.BPS_CLK(BPS_CLK), 
.RX_En_Sig1(RX_En_Sig),.Count_Sig(Count_Sig),.RX_Data(RX_Data),.RX_Done_Sig(RX_Done_Sig));

rx_bps_module m2(.clk1(CLK),.rst1(RSTn),.Count_Sig(Count_Sig),.BPS_CLK(BPS_CLK));
div m5(.clock(CLK),.rst(RSTn),.clk_out1(clk_out1));

smg m4(.rst(RSTn),.clk_out1(clk_out1),.rx_data(RX_Data),.seg(SEG),.dig(SEL),.end_sig());
endmodule  
